40奈米製程

台積公司於2008年領先專業積體電路製造服務領域,採用40奈米製程技術為多家客戶量產晶片。此一技術結合了193奈米浸潤式曝光顯影製程以及超低介電係數元件連接材料,除了更佳的晶片效能及耗電量優勢之外,更創下業界靜態隨機存取記憶體單位元面積僅有0.242平方微米以及巨集尺寸最小的紀錄。

台積公司40奈米泛用型及40奈米低耗電製程的晶片閘密度(Raw gate density)最多可達65奈米製程技術的2.35倍。與65奈米泛用型製程技術相較,在相同的漏電流水準下,40奈米泛用型製程技術的效能增加幅度可達40%;在相同的運轉速度情況下,其操作功耗減少幅度則可達50%。此外,與65奈米低耗電製程相較,在相同的運轉速度情況下,40奈米低耗電製程技術的漏電流減少幅度可達51%,操作功耗減少幅度可達51%。

除了上述製程之外,台積公司陸續推出更多樣的40奈米邏輯製程技術以滿足客戶不同的產品需求,包括40奈米低耗電強效版以及40奈米超低耗電等製程。與40奈米低耗電製程相較, 40奈米低耗電強效版製程的效能增加幅度可達30%;40奈米超低耗電製程的漏電流減少幅度可達70%,操作功耗減少幅度可達30%。

在產品應用方面,40奈米泛用型製程技術適用於高效能的產品應用,例如中央處理器、繪圖處理器、遊戲機、網路、場域可程式化邏輯閘陣列(FPGA)以及硬碟驅動晶片等產品應用;40奈米低耗電量及40奈米低耗電強效版製程則適用於智慧型手機、數位電視(DTV)、機上盒(STB)、遊戲晶片及無線網路連接產品等應用;40奈米超低耗電製程適用於物聯網及穿戴式裝置相關產品應用。

40奈米製程

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