什麼是設計技術協同優化?讓我們一探究竟

值此台積公司成立35周年之際,回顧我們一路走來辛苦耕耘的成果,同時也展望未來的前景。台積公司自從1987年推出3微米技術以來,一直發展到今年準備量產3奈米製程技術,然而我們不會滿足於現狀,市場永遠期待半導體技術能夠以穩定且可預期的速度往前演進,第五代通訊和人工智慧開拓了許多新的應用領域,信息量和傳遞速度都有爆炸性的成長,對運算能力和功耗效率的提升都有更大的需求。

業界依循的電晶體尺寸微縮法則過去已帶領我們將每個世代技術的效能、功耗效率、與面積密度不斷向上提升,這條路我們將會繼續走下去,同時我們也在探索其他嶄新的領域,舉例來說,台積公司的3DFabric™先進封裝及晶片堆疊技術可以從系統層面來改善效能,我們的研發團隊在新穎的材料方面也有突破性的進展。

另外一項同樣重要的解決方案則是所謂的設計技術協同優化(Design-Technology Co-Optimization,DTCO),我將帶領大家一窺這項在台積公司過去幾個世代先進技術之效能提升方面扮演重大角色的神祕方法。

設計技術協同優化誠如其字面所示就是設計與製程技術尋求整合式的優化,來改善效能、功耗效率、電晶體密度、以及成本,在支援新的製程技術時通常歷經重大的架構創新,而非提供與前一代技術完全相同的結構,僅有做到更小而已。

DTCO的果實絕非唾手可得,製程研發團隊與設計研發團隊一開始就必須攜手合作,針對下一世代技術的定義進行設計技術協同優化,兩個團隊必須保持開放的心態,探索設計創新與製程能力的可能性,許多創新的想法都在這個階段被提出來,其中有些想法可能太積極而無法藉由既有技術實現,有些想法初步看起來可能很有潛力,但是結果卻沒那麼實用,設計技術協同優化的目的就在於定義真正有意義的調整,超越單純的幾何微縮,進而達成提升效能、功耗、面積的目標。

完成設計技術協同優化的參數定義之後,下一步則是尋出「製程窗口」的極限,藉由密集來回的互動過程調整,定義製程的範圍邊界以達成最佳的效能、功耗、面積,並仍可以高良率大量生產。

為了確保設計技術協同優化創新帶來的效能、功耗、面積優勢能夠應用在客戶的產品上,台積公司與開放創新平台聯盟之電子設計自動化夥伴攜手合作,使用的工具能夠精準符合新的製程設計法則,充分利用新的技術優化來進行設計最佳化並達成效能、功耗、面積的目標。

舉例來說,7奈米就是設計技術協同優化成功的明證之一。台積公司在16奈米率先採用鰭式場效(FinFET)電晶體結構時,我們應用三鰭結構於單一標準元件,提供優於平面式電晶體的驅動強度。基於鰭式分離的特性,第一代FinFET技術使用通用型鰭式柵格(global fin grid)將鰭的置放彈性最大化,此類型柵格預先設定好鰭的置放位置,是一種應用在整個晶片上支援邏輯及混合訊號設計的通用鰭式柵格系統。

邁入到7奈米的時候,我們發現通用型鰭式柵格也許不是優化效能、功耗、面積的最佳選擇,因此在進行設計技術協同優化探索時推出特殊型鰭式柵格(local fin grid)的概念,創造了優化標準元件鰭片置放的靈活性,並將寄生電容和電阻降到最低。如此一來,相較於前一世代製程,我們能夠使用更少的鰭數量來達到所需的效能,同時提升密度。相較於10奈米製程,DTCO讓我們的7奈米製程邏輯密度增加超過1.6倍,速度增快約20%,功耗降低約40%,首次在開放平台上提供半導體產業最先進的邏輯製程。N7製程已進入量產的第四年,需求依舊強勁,一波又一波的客戶採用這項製程支援從中央處理器到消費性電子的各種嶄新應用產品。

在7奈米製程上減少鰭數量是我們在最近幾世代製程之中實現設計技術協同優化的諸多創新範例之一,DTCO涵蓋所有台積公司提升技術價值的創新,其中包括邏輯、靜態隨機存取記憶體、類比、以及輸入輸出等。秉持同樣的精神,我們持續與客戶進行DTCO的合作,進一步強化我們的技術並且協助客戶獲取產品的最大價值,這樣的合作展現了台積公司與客戶之間互惠共生的關係,推動產業往前邁進。

隨著2022年首場全球技術論壇即將揭開序幕,我們期待跟大家分享更多關於DTCO的成果,希望各位有機會可以親眼見證或是透過線上觀賞。